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Enclustra / ip

Stream Buffer Controller

流缓冲控制 IP

面向高速数据流的缓冲管理 IP 核。

咨询此产品 →查看规格
Stream Buffer Controller通信 IP 核Enclustra
FPGA
流缓冲控制 IP
Memory
—
Temp
—
Size
IP 核
产品概要

产品概要

Stream Buffer Controller 是 Enclustra 提供的面向高速数据流的缓冲管理 IP 核。在 FPGA 内完成数据的暂存与流量控制，可构建高吞吐的数据通路。

Positive ONE Group 就 Stream Buffer Controller 提供一站式支持：选型咨询、评估版提供、参考设计的获取协助，以及量产阶段的供货与长期对应。我们以英语和日语开展工作。

示意图

外观与内部结构

CONCEPTUAL BLOCK DIAGRAM — Stream Buffer ControllerInputIFCoreLogicBufferFIFOOutputIFFPGA FABRIC (VHDL IP)
内部框图（本公司制作）
SYSTEM CONNECTION — Stream Buffer Controller用户逻辑Your logicStream Buffer ControllerIP CoreEthernetNetworkAXIMAC
系统连接示意
IP 规格

主要规格

Stream Buffer Controller 主要规格
支持的标准—（流缓冲 IP）
支持的 FPGA 系列AMD（Xilinx） / Altera（Intel）
速率取决于配置
端口配置—（缓冲控制）
工作模式高吞吐的流缓冲管理
时延与转发方式DMA 与缓冲
接口AXI4 / AXI4-Stream
授权项目授权
交付物RTL、示例设计与文档
EDA 集成Vivado IP Integrator

实际的资源占用（LUT/FF/BRAM）、支持的器件与速度等级随配置而异。请告知您的需求，我们会在报价时给出具体数值。

接口与用途

主要接口与用途

主要接口

  • AXI / AXI-Stream（FPGA 内部互联）
  • 标准 FPGA 总线接口

典型用途

  • 将功能模块集成到自有 FPGA 设计中
  • 缩短开发工时与验证周期
  • 信号处理、通信与控制流水线的实现
FAQ

常见问题

该 IP 核以何种形式提供？

按项目授权提供。备有评估版，可在量产前于贵公司的 FPGA 上验证运行。交付物为网表或加密 RTL、示例设计与用户手册。

Stream Buffer Controller 可以用在哪些 FPGA 上？

支持的 FPGA 为 AMD（Xilinx） / Altera（Intel）。厂商通过产品编号选择。厂商公布的对象器件为 AMD 7-Series / Intel Arria 10 / Intel Cyclone V / Intel Cyclone 10。支持的开发工具为 AMD ISE / AMD Vivado / Altera Quartus。若目标器件已确定，请与我们确认可行性。

Stream Buffer Controller 的交付形式与授权方式是什么？

以 VHDL 源码 IP 核形式提供，并附带技术支持包。可通过丰富的综合期与运行期参数优化 FPGA 资源占用，也可根据用途进行定制开发。

如何评估 Stream Buffer Controller？

可申请为期三个月的评估授权。如需讨论配置，请与我们联系。

Stream Buffer Controller 的价格和交期如何？

Stream Buffer Controller 的价格随配置、授权方式、数量及定制内容而变动，因此采用单独报价。请在本页的咨询表单中填写用途与数量，我们的工程师会确认规格后回复报价与交期。

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咨询 Stream Buffer Controller

Stream Buffer Controller 由瑞士 Enclustra 的日本增值经销商（VAR）Positive ONE Group 经销。可否购买、数量与价格将向厂商确认最新供货情况后答复。

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价格随配置与数量变动，因此本网站不公布价格与库存。索取单独报价

运行环境

支持的 FPGA
AMD（Xilinx） / Altera（Intel）
支持的器件
AMD 7-Series / Intel Arria 10 / Intel Cyclone V / Intel Cyclone 10
开发工具
AMD ISE / AMD Vivado / Altera Quartus
评估
三个月评估授权（申请制）
许可
站点许可（半径5km内的单一地点）