HSR/PRP 有四種部署方式

IP 核（在自有 FPGA 中實現）／嵌入式模組（貼裝到電路板）／擴充套件卡（插入 PC）／成品裝置（安裝即可）。開發工時與自由度差異很大。

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SoC-e / ip

HPS — HSR/PRP Switch

面向 FPGA 的 VHDL IP（可用於低成本 FPGA）

以純硬體實現零切換時間的 HSR/PRP 備援（IEC 62439-3 Ed.4.0）。cut-through 轉發帶來極低時延，面向電力裝置。

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HPS — HSR/PRP Switch

PDF 為 SoC-e 官方產品手冊。其內容與本頁規格表有重疊，但以原廠官方 PDF 為準，本頁為其摘要。若兩者記載不一致，以 PDF 為準，並請與我們聯絡確認。

FPGA
面向 FPGA 的 VHDL IP（可用於低成本 FPGA）
Memory
—
Temp
—
Size
VHDL IP
產品概要

產品概要

HPS — HSR/PRP Switch 屬於 SoC-e 的 SocTek IP 核系列，是面向高可用乙太網的軟 IP。HSR（High-availability Seamless Redundancy）與 PRP（Parallel Redundancy Protocol）是即使任一路徑故障通訊也不中斷的零切換時間備援方式，廣泛用於電力系統保護等不允許瞬時中斷的場合。HPS — HSR/PRP Switch 將其實現為 FPGA 內的硬體邏輯。

可以較低的資源佔用實現，即使是小規模、低成本的 FPGA 也能從容整合。

Positive ONE Group 就 HPS — HSR/PRP Switch 提供一站式支援：選型諮詢、評估版提供、參考設計的獲取協助，以及量產階段的供貨與長期對應。我們以英語和日語進行作業。

示意圖

外觀與內部結構

HPS — HSR/PRP Switch 框圖與內部結構
原廠官方框圖
SYSTEM CONNECTION — HPS — HSR/PRP Switch使用者邏輯Your logicHPSIP CoreEthernetNetworkAXIMAC
系統連線示意
IP 規格

主要規格

HPS — HSR/PRP Switch 主要規格
支援的標準IEC 62439-3 (HSR/PRP), IEEE 1588
支援的 FPGA 系列支援 AMD Zynq UltraScale+ / Zynq-7000 / Kintex 與 Intel
速率10/100/1000 Mbps
埠配置環網埠 A / B 加互聯埠（基本為 3 埠）
工作模式DANH / DANP / RedBox / HSR-SAN / HSR-PRP 轉換 / QuadBox
時延與轉發方式cut-through（環網之間無儲存轉發時延）
介面AXI4-Lite（配置）、(R)GMII（各埠）
授權專案授權 / 備有評估版
交付物網表或加密 RTL、示例設計、使用者手冊
EDA 整合Vivado IP Integrator（在 GUI 中設定埠數與 QoS，無需改動 RTL）

實際的資源佔用（LUT/FF/BRAM）、支援的器件與速度等級隨配置而異。請告知您的需求，我們會在報價時給出具體數值。

介面與用途

主要介面與用途

主要介面

  • Ethernet MAC / PHY 介面
  • AXI（FPGA 內部互聯）

典型用途

  • 變電站自動化（IEC 61850）的保護繼電器與控制裝置
  • 鐵路的車載與地面訊號系統
  • 工業廠區的高可用控制網路
FAQ

常見問題

該 IP 核以何種形式提供？

按專案授權提供。備有評估版，可在量產前於貴公司的 FPGA 上驗證執行。交付物為網表或加密 RTL、示例設計與使用者手冊。

HPS — HSR/PRP Switch 可以用在哪些 FPGA 上？

基於開放標準，可實現在以 AMD/Xilinx 為主的多個 FPGA 系列上。以 VHDL 原始碼提供，支援 AMD Vivado 等 EDA 工具，也可在低成本 FPGA 上實現。

HPS — HSR/PRP Switch 的交付形式與授權方式是什麼？

以 VHDL 原始碼 IP 核形式提供，並附帶技術支援包。可透過豐富的綜合期與執行期引數最佳化 FPGA 資源佔用，也可根據用途進行定製開發。

如何評估 HPS — HSR/PRP Switch？

可使用評估套件、示例設計以及 SoC-e 的 SocTek 模組或 RelyUm 裝置，在實機上驗證執行。也有可即插即用開始評估的配置。

HPS — HSR/PRP Switch 的價格和交期如何？

HPS — HSR/PRP Switch 的價格隨配置、授權方式、數量及定製內容而變動，因此採用單獨報價。請在本頁的諮詢表單中填寫用途與數量，我們的工程師會確認規格後回覆報價與交期。

示意圖

IP 核的配置與整合

HPS IP 核的埠訊號
GUI 框圖：透過 AXI 匯流排（S_AXI）配置，各埠以 GMII 連線。具備鏈路狀態輸入、PHY 復位輸出與安全晶片驗證輸出。來源：SoC-e 官方資料
Vivado GUI 配置介面
在 Vivado GUI 中配置：只需在 GUI 中指定埠數（2 至 32）、系統時鐘與交換配置，無需改寫 RTL。來源：SoC-e 官方資料
QoS 配置介面
QoS 同樣可在 GUI 中設定：優先順序佇列數量，以及按埠、PCP、DSCP 或 EtherType 的優先順序分類，均可在介面上設定。來源：SoC-e 官方資料
資料手冊規格

詳細技術規格

以下為基於 SoC-e 官方資料手冊（SocTek IP Cores / HPS）的詳細規格。訂購程式碼：S-3111。

通訊介面

  • 整合 10M/100M/1000M MAC，支援 MII / RMII / GMII / RGMII 等任意 PHY 介面
  • 支援 SGMII / QSGMII（經內部 GMII 與 AMD LogiCORE SGMII / QSGMII IP 核連線）
  • AXI-Stream 介面（資料位寬 8 bit @ 125 MHz，10/100/1000 Mbps）

備援 — HSR/PRP（IEC 62439-3 Ed.4.0）

  • HSR 工作模式（可在執行時變更）：Mode H（HSR 標籤轉發，標準）、Mode M（混合轉發）、Mode N（不轉發）、Mode T（透明轉發）、Mode U（單播轉發）與 Mode R（用於 RSTP 網橋連線）
  • PRP 工作模式：Duplicate Discard（標準）與 Duplicate Accept（測試用）
  • RedBox 工作模式：HSR-SAN、HSR-PRP 與 HSR-HSR 三種模式
  • 備援代理節點表與重複丟棄表（大小均可配置）
  • 環網埠之間的cut-through 轉發實現與幀長無關的極低時延

時間同步

  • IEEE 1588（PTPv2）Stateless Transparent Clock（SLTC）— 支援 Layer-2 與 P2P
  • IEEE 1588 Hybrid Clock（HC）從時鐘執行 — PPS 輸出、事件時間戳（最多 4 路同時）與告警檢測（最多 4 種同時）
  • IRIG-B 主輸出（符合 IRIG 200-04、DCLS 調製、IEEE 1344 擴充套件，內建相容 SPI/QSPI/MICROWIRE 的 DAC 控制器）

流量管理與 QoS

  • 按目的 MAC 與 EtherType 進行的埠級入向幀過濾
  • 自定義 MAC 過濾：最多 16 個目的 MAC、10 個源 MAC
  • 支援標準幀（1518）與巨型幀（最大 9 kB）
  • QoS：每埠最多 8 個優先順序佇列，可按 PCP（802.1p）、DSCP TOS 或 EtherType 進行分類與重對映
  • 按埠的入向限速與嚴格優先順序排程

管理與交付物

  • 按埠的 MAC 與交換統計，以及 I2C 主控（用於外部 EEPROM 配置）
  • 交付物：加密或原始碼 RTL、驅動程式、配置 API 與軟體協議棧，以及完整文件
  • 選件：Networking Testbench Suite（NTS）與 AMD Vivado 示例設計
  • 提供面向 AMD Vivado Design Suite 的 GUI。備有評估版（加密、限期）。

實機評估

  • 作為已燒錄該 IP 核的評估模組，SMARTmpsoc Brick、SMARTzynq Brick 均可使用
  • 在整合到自有 FPGA 之前，可在實機上確認 HSR/PRP 的執行

SoC-e — SocTek IP 核（網路）系列的相關產品

同一產品線的其他型號。可按邏輯規模、I/O 數量與溫度等級進行選擇。

MES — Managed Ethernet Switch兼具 HSR/PRP 備援與傳統乙太網埠的管理型交換器 IP。支援 STP/RSTP/MSTP 與 IEEE 1588 透明時鐘。面向 FPGA 的 VHDL IPTGES — TSN Managed Switch（10G）多速率、多埠的 TSN 管理型交換器 IP。支援航空（P802.1DP）、車載（P802.1DG）與工業（60802）配置檔案。面向 FPGA 的 VHDL IPMTSN — Multi-port TSN Switch實現頻寬保證與確定性時延的 TSN 管理型交換器 IP。以最佳化的資源佔用達成高吞吐，可在 RelyUm 裝置上評估。面向 FPGA 的 VHDL IPETSN — Endpoint TSN支援 TSN 的端點 IP，提供確定性乙太網終結功能。面向 FPGA 的 VHDL IP

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