HSR/PRP 有四种部署方式

IP 核（在自有 FPGA 中实现）／嵌入式模块（贴装到电路板）／扩展卡（插入 PC）／成品设备（安装即可）。开发工时与自由度差异很大。

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SoC-e / ip

HPS — HSR/PRP Switch

面向 FPGA 的 VHDL IP（可用于低成本 FPGA）

以纯硬件实现零切换时间的 HSR/PRP 冗余（IEC 62439-3 Ed.4.0）。cut-through 转发带来极低时延，面向电力设备。

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HPS — HSR/PRP Switch

PDF 为 SoC-e 官方产品手册。其内容与本页规格表有重叠，但以原厂官方 PDF 为准，本页为其摘要。若两者记载不一致，以 PDF 为准，并请与我们联系确认。

FPGA
面向 FPGA 的 VHDL IP（可用于低成本 FPGA）
Memory
—
Temp
—
Size
VHDL IP
产品概要

产品概要

HPS — HSR/PRP Switch 属于 SoC-e 的 SocTek IP 核系列，是面向高可用以太网的软 IP。HSR（High-availability Seamless Redundancy）与 PRP（Parallel Redundancy Protocol）是即使任一路径故障通信也不中断的零切换时间冗余方式，广泛用于电力系统保护等不允许瞬时中断的场合。HPS — HSR/PRP Switch 将其实现为 FPGA 内的硬件逻辑。

可以较低的资源占用实现，即使是小规模、低成本的 FPGA 也能从容集成。

Positive ONE Group 就 HPS — HSR/PRP Switch 提供一站式支持：选型咨询、评估版提供、参考设计的获取协助，以及量产阶段的供货与长期对应。我们以英语和日语开展工作。

示意图

外观与内部结构

HPS — HSR/PRP Switch 框图与内部结构
原厂官方框图
SYSTEM CONNECTION — HPS — HSR/PRP Switch用户逻辑Your logicHPSIP CoreEthernetNetworkAXIMAC
系统连接示意
IP 规格

主要规格

HPS — HSR/PRP Switch 主要规格
支持的标准IEC 62439-3 (HSR/PRP), IEEE 1588
支持的 FPGA 系列支持 AMD Zynq UltraScale+ / Zynq-7000 / Kintex 与 Intel
速率10/100/1000 Mbps
端口配置环网端口 A / B 加互联端口（基本为 3 端口）
工作模式DANH / DANP / RedBox / HSR-SAN / HSR-PRP 转换 / QuadBox
时延与转发方式cut-through（环网之间无存储转发时延）
接口AXI4-Lite（配置）、(R)GMII（各端口）
授权项目授权 / 备有评估版
交付物网表或加密 RTL、示例设计、用户手册
EDA 集成Vivado IP Integrator（在 GUI 中设置端口数与 QoS，无需改动 RTL）

实际的资源占用（LUT/FF/BRAM）、支持的器件与速度等级随配置而异。请告知您的需求，我们会在报价时给出具体数值。

接口与用途

主要接口与用途

主要接口

  • Ethernet MAC / PHY 接口
  • AXI（FPGA 内部互联）

典型用途

  • 变电站自动化（IEC 61850）的保护继电器与控制装置
  • 铁路的车载与地面信号系统
  • 工业厂区的高可用控制网络
FAQ

常见问题

该 IP 核以何种形式提供？

按项目授权提供。备有评估版，可在量产前于贵公司的 FPGA 上验证运行。交付物为网表或加密 RTL、示例设计与用户手册。

HPS — HSR/PRP Switch 可以用在哪些 FPGA 上？

基于开放标准，可实现在以 AMD/Xilinx 为主的多个 FPGA 系列上。以 VHDL 源码提供，支持 AMD Vivado 等 EDA 工具，也可在低成本 FPGA 上实现。

HPS — HSR/PRP Switch 的交付形式与授权方式是什么？

以 VHDL 源码 IP 核形式提供，并附带技术支持包。可通过丰富的综合期与运行期参数优化 FPGA 资源占用，也可根据用途进行定制开发。

如何评估 HPS — HSR/PRP Switch？

可使用评估套件、示例设计以及 SoC-e 的 SocTek 模块或 RelyUm 设备，在实机上验证运行。也有可即插即用开始评估的配置。

HPS — HSR/PRP Switch 的价格和交期如何？

HPS — HSR/PRP Switch 的价格随配置、授权方式、数量及定制内容而变动，因此采用单独报价。请在本页的咨询表单中填写用途与数量，我们的工程师会确认规格后回复报价与交期。

示意图

IP 核的配置与集成

HPS IP 核的端口信号
GUI 框图：通过 AXI 总线（S_AXI）配置，各端口以 GMII 连接。具备链路状态输入、PHY 复位输出与安全芯片验证输出。来源：SoC-e 官方资料
Vivado GUI 配置界面
在 Vivado GUI 中配置：只需在 GUI 中指定端口数（2 至 32）、系统时钟与交换配置，无需改写 RTL。来源：SoC-e 官方资料
QoS 配置界面
QoS 同样可在 GUI 中设置：优先级队列数量，以及按端口、PCP、DSCP 或 EtherType 的优先级分类，均可在界面上设置。来源：SoC-e 官方资料
数据手册规格

详细技术规格

以下为基于 SoC-e 官方数据手册（SocTek IP Cores / HPS）的详细规格。订购代码：S-3111。

通信接口

  • 集成 10M/100M/1000M MAC，支持 MII / RMII / GMII / RGMII 等任意 PHY 接口
  • 支持 SGMII / QSGMII（经内部 GMII 与 AMD LogiCORE SGMII / QSGMII IP 核连接）
  • AXI-Stream 接口（数据位宽 8 bit @ 125 MHz，10/100/1000 Mbps）

冗余 — HSR/PRP（IEC 62439-3 Ed.4.0）

  • HSR 工作模式（可在运行时变更）：Mode H（HSR 标签转发，标准）、Mode M（混合转发）、Mode N（不转发）、Mode T（透明转发）、Mode U（单播转发）与 Mode R（用于 RSTP 网桥连接）
  • PRP 工作模式：Duplicate Discard（标准）与 Duplicate Accept（测试用）
  • RedBox 工作模式：HSR-SAN、HSR-PRP 与 HSR-HSR 三种模式
  • 冗余代理节点表与重复丢弃表（大小均可配置）
  • 环网端口之间的cut-through 转发实现与帧长无关的极低时延

时间同步

  • IEEE 1588（PTPv2）Stateless Transparent Clock（SLTC）— 支持 Layer-2 与 P2P
  • IEEE 1588 Hybrid Clock（HC）从时钟运行 — PPS 输出、事件时间戳（最多 4 路同时）与告警检测（最多 4 种同时）
  • IRIG-B 主输出（符合 IRIG 200-04、DCLS 调制、IEEE 1344 扩展，内置兼容 SPI/QSPI/MICROWIRE 的 DAC 控制器）

流量管理与 QoS

  • 按目的 MAC 与 EtherType 进行的端口级入向帧过滤
  • 自定义 MAC 过滤：最多 16 个目的 MAC、10 个源 MAC
  • 支持标准帧（1518）与巨型帧（最大 9 kB）
  • QoS：每端口最多 8 个优先级队列，可按 PCP（802.1p）、DSCP TOS 或 EtherType 进行分类与重映射
  • 按端口的入向限速与严格优先级调度

管理与交付物

  • 按端口的 MAC 与交换统计，以及 I2C 主控（用于外部 EEPROM 配置）
  • 交付物：加密或源码 RTL、驱动、配置 API 与软件协议栈，以及完整文档
  • 选件：Networking Testbench Suite（NTS）与 AMD Vivado 示例设计
  • 提供面向 AMD Vivado Design Suite 的 GUI。备有评估版（加密、限期）。

实机评估

  • 作为已烧录该 IP 核的评估模块，SMARTmpsoc Brick、SMARTzynq Brick 均可使用
  • 在集成到自有 FPGA 之前，可在实机上确认 HSR/PRP 的运行

SoC-e — SocTek IP 核（网络）系列的相关产品

同一产品线的其他型号。可按逻辑规模、I/O 数量与温度等级进行选择。

MES — Managed Ethernet Switch兼具 HSR/PRP 冗余与传统以太网端口的管理型交换机 IP。支持 STP/RSTP/MSTP 与 IEEE 1588 透明时钟。面向 FPGA 的 VHDL IPTGES — TSN Managed Switch（10G）多速率、多端口的 TSN 管理型交换机 IP。支持航空（P802.1DP）、车载（P802.1DG）与工业（60802）配置文件。面向 FPGA 的 VHDL IPMTSN — Multi-port TSN Switch实现带宽保证与确定性时延的 TSN 管理型交换机 IP。以优化的资源占用达成高吞吐，可在 RelyUm 设备上评估。面向 FPGA 的 VHDL IPETSN — Endpoint TSN支持 TSN 的端点 IP，提供确定性以太网终结功能。面向 FPGA 的 VHDL IP

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