HSR/PRP boleh dilaksanakan dalam empat bentuk

IP core (dilaksanakan pada FPGA anda), modul terbenam (dipasang di papan), kad ekspansi (dicolokkan ke PC), atau peranti jadi (tinggal dipasang). Masa pembangunan dan tingkat kebebasannya sangat berbeza.

Lihat cara memilih bentuk pelaksanaan →

Laman utama / Senarai produk / HPS — HSR/PRP Switch‹ Sebelumnya Berikutnya ›

SoC-e / ip

HPS — HSR/PRP Switch

Name: HPS — HSR/PRP Switch
Brand: SoC-e

IP VHDL untuk FPGA (boleh dijalankan di FPGA kos berkesan)

Ketersediaan berlebihan HSR/PRP dengan masa peralihan sifar (IEC 62439-3 Ed.4.0) dilaksanakan sepenuhnya di perkakasan. Penerusan cut-through memberi latensi sangat rendah, untuk peranti tenaga elektrik.

Tanya produk ini →Lihat spesifikasi

Fail PDF adalah risalah produk rasmi dari SoC-e. Sebahagian isinya tumpang tindih dengan jadual spesifikasi di halaman ini, namunRujukan utama adalah PDF rasmi pengeluarmanakala halaman ini merupakan ringkasannya. Jika ada perbezaan, isi PDF yang berlaku; sila konfirmasikan kepada kami.

FPGA

IP VHDL untuk FPGA (boleh dijalankan di FPGA kos berkesan)

Memory

—

Temp

—

Size

VHDL IP

Ringkasan produk

HPS — HSR/PRP Switch adalah soft IP dalam barisan IP core SocTek dari SoC-e untuk Ethernet dengan ketersediaan tinggi. HSR (High-availability Seamless Redundancy) dan PRP (Parallel Redundancy Protocol) adalah skema ketersediaan berlebihan dengan masa peralihan sifar: komunikasi tetap berjalan meski salah satu jalur gagal. Keduanya lazim digunakan pada aplikasi yang tidak bertolak ansur terhadap putusnya komunikasi sesaat pun, seperti perlindungan sistem tenaga elektrik. HPS — HSR/PRP Switch mewujudkannya sebagai logik perkakasan di dalam FPGA.

Boleh dilaksanakan dengan sumber kuasa rendah, sehingga mudah dibenamkan malah pada FPGA kecil dan kos berkesan.

Positive ONE Group menyokong HPS — HSR/PRP Switch secara menyeluruh, bermula daripada perundingan pemilihan, penyediaan versi penilaian, bantuan memperoleh reka bentuk rujukan, sehingga bekalan dan sokongan jangka panjang semasa pengeluaran besar-besaran. Kami bekerja dalam bahasa Inggeris dan Jepun.

Diagram

Paparan dan struktur internal

Gambaran sambungan sistem

Spesifikasi IP

Spesifikasi utama

Spesifikasi utama HPS — HSR/PRP Switch
Piawaian yang disokong	IEC 62439-3 (HSR/PRP), IEEE 1588
Keluarga FPGA yang disokong	Menyokong AMD Zynq UltraScale+, Zynq-7000, Kintex, dan Intel
Kelajuan	10/100/1000 Mbps
Susunan port	Ring Port A dan B beserta port Interlink (dasar 3 port)
Mode operasi	DANH / DANP / RedBox / HSR-SAN / konversi HSR-PRP / QuadBox
Latensi dan cara pemajuan	Cut-through (tanpa latensi storan antara gelang)
Antara muka	AXI4-Lite (tetapan), (R)GMII (tiap port)
Lisensi	Lisensi per projek, tersedia versi penilaian
Yang diserahkan	Netlist atau RTL terenkripsi, reka bentuk contoh, dan manual pengguna
Integrasi EDA	Vivado IP Integrator (atur kuantiti port dan QoS melalui GUI, tanpa perlu mengubah RTL)

Penggunaan sumber sebenarnya (LUT/FF/BRAM), peranti yang disokong, dan kelas kelajuan berbeza mengikut konfigurasi. Nyatakan keperluan anda, dan kami akan memberikan angka konkret semasa sebut harga.

Antara muka dan penggunaan

Antara muka utama dan penggunaan

Antara muka utama

Antara muka Ethernet MAC / PHY
AXI (sambungan internal FPGA)

Penggunaan am

Relai perlindungan dan peranti kawalan pada automasi pencawang (IEC 61850)
Sistem persinyalan kereta di atas rangkaian dan di sisi darat
Rangkaian kawalan berketersediaan tinggi di instalasi industri

FAQ

Soalan am

Bagaimana IP core ini disediakan?

Dilisensikan per projek. Versi penilaian juga tersedia sehingga anda boleh memastikan kerjanya pada FPGA anda sebelum pengeluaran besar-besaran. Yang diserahkan berupa netlist atau RTL terenkripsi, reka bentuk contoh, dan manual pengguna.

HPS — HSR/PRP Switch boleh digunakan pada FPGA apa sahaja?

Mengikuti piawaian terbuka sehingga boleh dilaksanakan pada beberapa keluarga FPGA, terutama dari AMD/Xilinx. Dibekalkan sebagai sumber VHDL, kompatibel dengan alat EDA seperti AMD Vivado, dan boleh pula dilaksanakan pada FPGA kos berkesan.

Bagaimana HPS — HSR/PRP Switch dihantar dan dilisensikan?

Dibekalkan sebagai IP core dalam bentuk sumber VHDL disertakan pakej sokongan teknikal. Banyak parameter semasa sintesis mahupun semasa berjalan membolehkan pengoptimuman penggunaan sumber FPGA, dan pembangunan tersuai mengikut aplikasi juga boleh dilakukan.

Bagaimana cara menilai HPS — HSR/PRP Switch?

anda boleh memastikan kerjanya pada peranti sebenar menggunakan kit penilaian, reka bentuk contoh, modul SocTek, atau peranti RelyUm dari SoC-e. Tersedia pula konfigurasi yang membolehkan penilaian plug-and-play.

Bagaimana harga dan masa penghantaran HPS — HSR/PRP Switch?

Harga HPS — HSR/PRP Switch berubah mengikut konfigurasi, bentuk lesen, kuantiti, dan spesifikasi tersuai, maka kami memberikan sebut harga secara berasingan. Isikan tujuan penggunaan dan kuantiti pada borang hubungan di halaman ini; jurutera kami akan menyemak spesifikasi kemudian menghantarkan sebut harga dan masa penghantaran.

Diagram

Konfigurasi dan pelaksanaan IP core

Isyarat port IP core HPS — **Diagram blok dalam GUI**: dikonfigurasi melalui bus AXI (S_AXI) dan tiap port dihubungkan dengan GMII. Tersedia input status pautan, output reset PHY, dan output pengesahan chip keselamatan.Sumber: dokumen rasmi SoC-e

Skrin tetapan GUI Vivado — **Tetapan melalui GUI Vivado**: cukup tetapkan kuantiti port (2 sampai 32), clock sistem, dan susunan suis dari GUI. RTL tidak perlu diubah.Sumber: dokumen rasmi SoC-e

Skrin tetapan QoS — **QoS juga ditetapkan melalui GUI**: kuantiti antrean keutamaan serta klasifikasi keutamaan per port, PCP, DSCP, atau EtherType boleh ditetapkan di skrin.Sumber: dokumen rasmi SoC-e

Spesifikasi mengikut lembaran data

Spesifikasi teknikal rinci

Spesifikasi rinci berdasarkan lembaran data rasmi SoC-e (SocTek IP Cores / HPS). Kod tempahan: S-3111.

Antara muka komunikasi

Mengintegrasikan MAC 10M/100M/1000M dan menyokong antara muka PHY apa pun seperti MII, RMII, GMII, dan RGMII
Menyokong SGMII / QSGMII (terhubung dengan IP core AMD LogiCORE SGMII / QSGMII melalui GMII internal)
Antara muka AXI-Stream (lebar data 8 bit @ 125 MHz, 10/100/1000 Mbps)

Ketersediaan berlebihan — HSR/PRP (IEC 62439-3 Ed.4.0)

Mode operasi HSR (boleh diubah semasa berjalan): Mode H (memajukan tag HSR, piawaian), Mode M (pemajuan campuran), Mode N (tanpa pemajuan), Mode T (pemajuan transparan), Mode U (pemajuan unicast), dan Mode R (untuk sambungan bridge RSTP)
Mode operasi PRP: Duplicate Discard (piawaian) dan Duplicate Accept (untuk ujian)
Mode operasi RedBox: tiga mode iaitu HSR-SAN, HSR-PRP, dan HSR-HSR
Jadual node proxy redundan dan jadual pembuangan frame ganda (keduanya boleh ditetapkan ukurannya)
Antarport ringPenerusan cut-throughmemberikan latensi sangat rendah yang tidak bergantung kepada saiz frame

Penyegerakan masa

IEEE 1588 (PTPv2) Stateless Transparent Clock (SLTC) — menyokong Layer 2 dan P2P
Operasi slave IEEE 1588 Hybrid Clock (HC) — output PPS, time stamp kejadian (sehingga 4 kanal serentak), dan deteksi alarm (sehingga 4 jenis serentak)
Output master IRIG-B (mengikut IRIG 200-04, modulasi DCLS, ekstensi IEEE 1344, dengan pengawal DAC kompatibel SPI/QSPI/MICROWIRE bersepadu)

Pengurusan kemudian lintas dan QoS

Penyaringan frame masuk per port berdasarkan MAC tujuan atau EtherType
Penapis MAC tersuai: sehingga 16 alamat MAC tujuan dan 10 alamat MAC sumber
Menyokong frame piawaian (1518 byte) dan jumbo frame (sehingga 9 kB)
QoS: sehingga 8 antrean keutamaan per port, dengan klasifikasi dan pemetaan ulang berdasarkan PCP (802.1p), DSCP TOS, atau EtherType
Pembatasan laju input per port dan penjadualan strict priority

Pengurusan dan yang diserahkan

Statistik MAC dan switching per port, serta I2C master (untuk konfigurasi EEPROM eksternal)
Yang diserahkan: RTL terenkripsi atau kod sumber, driver, API konfigurasi dan tumpukan perisian, serta dokumen lengkap
Opsional: Networking Testbench Suite (NTS) dan reka bentuk contoh untuk AMD Vivado
GUI untuk AMD Vivado Design Suite disediakan, dengan versi penilaian (terenkripsi dan berbatas masa)

Penilaian pada peranti sebenar

Dalam bentuk modul penilaian yang telah dimuati IP core iniSMARTmpsoc Brick, SMARTzynq Brick boleh anda gunakan
anda boleh memastikan kerja HSR/PRP pada peranti sebenar sebelum menanamkannya ke FPGA anda

Produk berkaitan dalam keluarga IP core SocTek dari SoC-e (rangkaian)

Model lain dalam barisan produk yang sama. anda boleh memilih berdasarkan skala logik, kuantiti I/O, dan julat suhu.

MES — Managed Ethernet SwitchIP suis terurus yang menggabungkan ketersediaan berlebihan HSR/PRP dengan port Ethernet lama, menyokong STP/RSTP/MSTP, IEEE 1588 TC, dan 802.1X.IP VHDL untuk FPGA TGES — TSN Managed Switch (10G)IP suis terurus dengan sokongan TSN multi-rate dan multiport, menyokong profil penerbangan (P802.1DP), automotif (P802.1DG), dan industri (60802).IP VHDL untuk FPGA MTSN — Multi-port TSN SwitchIP suis TSN terurus yang memberikan bandwidth terjamin dan latensi terprediksi, dengan throughput tinggi dari sumber yang optimum. Penilaian boleh dilakukan pada peranti RelyUm.IP VHDL untuk FPGA ETSN — Endpoint TSNIP endpoint dengan sokongan TSN, menyediakan terminasi Ethernet deterministik.IP VHDL untuk FPGA

Cari mengikut keluarga FPGA ／ Cari mengikut aplikasi

Tanya tentang HPS — HSR/PRP Switch

HPS — HSR/PRP Switch dikendalikan di Jepun oleh Positive ONE Group, value-added reseller (VAR) bagi SoC-e dari Sepanyol. Ketersediaan, kuantiti dan harga akan kami sahkan dengan pengeluar sebelum menjawab.

Ke borang hubungan →Ke senarai produk

Kerana harga berubah mengikut konfigurasi dan kuantiti, kami tidak memaparkan harga dan stok di laman web.Minta sebut harga berasingan

Halaman produk pengeluar (SoC-e)