SoC-e / ip

HPS — HSR/PRP Switch

VHDL IP สำหรับ FPGA (ใช้กับ FPGA ราคาประหยัดได้)

ทำการสำรองแบบ HSR/PRP ที่มีเวลาสลับเป็นศูนย์ (IEC 62439-3 Ed.4.0) ด้วยฮาร์ดแวร์ทั้งหมด ส่งต่อแบบ cut-through จึงหน่วงต่ำมาก สำหรับอุปกรณ์ไฟฟ้า

HPS — HSR/PRP Switch

ไฟล์ PDF คือโบรชัวร์ผลิตภัณฑ์อย่างเป็นทางการของ SoC-e เนื้อหาบางส่วนซ้ำกับตารางสเปกบนหน้านี้ อย่างไรก็ตามให้ยึด PDF อย่างเป็นทางการของผู้ผลิตเป็นหลักส่วนหน้านี้เป็นบทสรุป หากมีข้อแตกต่าง ให้ยึดเนื้อหาใน PDF เป็นหลักและติดต่อเราเพื่อยืนยัน

FPGA
VHDL IP สำหรับ FPGA (ใช้กับ FPGA ราคาประหยัดได้)
Memory
Temp
Size
VHDL IP
ภาพรวมผลิตภัณฑ์

ภาพรวมผลิตภัณฑ์

HPS — HSR/PRP Switch เป็น soft IP ในกลุ่ม IP core SocTek ของ SoC-e สำหรับ Ethernet ที่ต้องการความพร้อมใช้งานสูง HSR (High-availability Seamless Redundancy) และ PRP (Parallel Redundancy Protocol) เป็นวิธีสำรองเส้นทางที่มีเวลาสลับเป็นศูนย์ การสื่อสารจึงไม่ขาดแม้เส้นทางใดเส้นทางหนึ่งล้มเหลว และเป็นมาตรฐานในงานที่ไม่ยอมให้การสื่อสารขาดแม้ชั่วขณะ เช่น การป้องกันระบบไฟฟ้า HPS — HSR/PRP Switch ทำให้สิ่งนี้เป็นลอจิกฮาร์ดแวร์ภายใน FPGA

ใช้ทรัพยากรน้อยในการติดตั้ง จึงผนวกเข้ากับ FPGA ขนาดเล็กและราคาประหยัดได้อย่างสบาย

Positive ONE Group ให้การสนับสนุนแบบครบวงจรสำหรับ HPS — HSR/PRP Switch ตั้งแต่การให้คำปรึกษาในการเลือกรุ่น การจัดหารุ่นประเมิน การช่วยเข้าถึงแบบอ้างอิง ไปจนถึงการจัดหาและการดูแลระยะยาวเมื่อเข้าสู่การผลิตจำนวนมาก เราทำงานเป็นภาษาอังกฤษและภาษาญี่ปุ่น

แผนภาพ

ลักษณะภายนอกและโครงสร้างภายใน

แผนภาพบล็อกและโครงสร้างภายในของ HPS — HSR/PRP Switch
แผนภาพบล็อกอย่างเป็นทางการของผู้ผลิต
SYSTEM CONNECTION — HPS — HSR/PRP Switchลอจิกของผู้ใช้Your logicHPSIP CoreEthernetNetworkAXIMAC
ภาพการเชื่อมต่อระบบ
สเปก IP

สเปกหลัก

สเปกหลักของ HPS — HSR/PRP Switch
มาตรฐานที่รองรับIEC 62439-3 (HSR/PRP), IEEE 1588
ตระกูล FPGA ที่รองรับรองรับ AMD Zynq UltraScale+, Zynq-7000, Kintex และ Intel
ความเร็ว10/100/1000 Mbps
การจัดวางพอร์ตRing Port A / B พร้อมพอร์ต Interlink (พื้นฐาน 3 พอร์ต)
โหมดการทำงานDANH / DANP / RedBox / HSR-SAN / การแปลง HSR-PRP / QuadBox
ความหน่วงและวิธีส่งต่อcut-through (ไม่มีความหน่วงจากการเก็บพักระหว่างวงแหวน)
อินเทอร์เฟซAXI4-Lite (การตั้งค่า), (R)GMII (แต่ละพอร์ต)
สิทธิ์การใช้งานสิทธิ์การใช้งานรายโครงการ มีรุ่นประเมินผล
สิ่งที่ส่งมอบเน็ตลิสต์หรือ RTL ที่เข้ารหัส แบบตัวอย่าง และคู่มือผู้ใช้
การผสานกับ EDAVivado IP Integrator (ตั้งจำนวนพอร์ตและ QoS ใน GUI ไม่ต้องแก้ RTL)

การใช้ทรัพยากรจริง (LUT/FF/BRAM) อุปกรณ์ที่รองรับ และเกรดความเร็ว เปลี่ยนแปลงตามการกำหนดค่า แจ้งความต้องการของคุณมา แล้วเราจะเสนอตัวเลขที่เจาะจงตอนเสนอราคา

อินเทอร์เฟซและการใช้งาน

อินเทอร์เฟซหลักและการใช้งาน

อินเทอร์เฟซหลัก

  • อินเทอร์เฟซ Ethernet MAC / PHY
  • AXI (การเชื่อมต่อภายใน FPGA)

การใช้งานทั่วไป

  • รีเลย์ป้องกันและอุปกรณ์ควบคุมในระบบอัตโนมัติของสถานีไฟฟ้า (IEC 61850)
  • ระบบสัญญาณบนขบวนรถและภาคพื้นดินของระบบราง
  • เครือข่ายควบคุมความพร้อมใช้งานสูงในโรงงานอุตสาหกรรม
FAQ

คำถามที่พบบ่อย

IP core นี้จัดส่งในรูปแบบใด

ให้สิทธิ์การใช้งานเป็นรายโครงการ มีรุ่นประเมินผลให้ด้วย คุณจึงตรวจสอบการทำงานบน FPGA ของคุณก่อนผลิตจำนวนมากได้ สิ่งที่ส่งมอบคือเน็ตลิสต์หรือ RTL ที่เข้ารหัส แบบตัวอย่าง และคู่มือผู้ใช้

HPS — HSR/PRP Switch ใช้ได้กับ FPGA รุ่นใดบ้าง

เป็นไปตามมาตรฐานเปิด จึงติดตั้งได้บน FPGA หลายตระกูล โดยเฉพาะของ AMD/Xilinx จัดส่งเป็นซอร์ส VHDL รองรับเครื่องมือ EDA อย่าง AMD Vivado และติดตั้งบน FPGA ราคาประหยัดได้ด้วย

HPS — HSR/PRP Switch จัดส่งและให้สิทธิ์การใช้งานในรูปแบบใด

จัดส่งเป็น IP core ในรูปซอร์ส VHDL พร้อมแพ็กเกจสนับสนุนทางเทคนิค พารามิเตอร์จำนวนมากทั้งตอนสังเคราะห์และตอนทำงานช่วยปรับการใช้ทรัพยากร FPGA ให้เหมาะสม และพัฒนาแบบสั่งทำตามการใช้งานได้

มีวิธีใดในการประเมิน HPS — HSR/PRP Switch บ้าง

ตรวจสอบการทำงานบนอุปกรณ์จริงได้ด้วยชุดประเมินผล แบบตัวอย่าง โมดูล SocTek หรืออุปกรณ์ RelyUm ของ SoC-e และมีการกำหนดค่าที่เริ่มประเมินผลแบบเสียบใช้งานได้ทันทีด้วย

ราคาและระยะเวลาส่งมอบของ HPS — HSR/PRP Switch เป็นอย่างไร

ราคาของ HPS — HSR/PRP Switch เปลี่ยนแปลงตามการกำหนดค่า รูปแบบสิทธิ์การใช้งาน จำนวน และข้อกำหนดแบบสั่งทำ เราจึงเสนอราคาเป็นรายกรณี กรุณากรอกวัตถุประสงค์การใช้งานและจำนวนในแบบฟอร์มติดต่อบนหน้านี้ วิศวกรของเราจะตรวจสอบสเปกแล้วแจ้งราคาและระยะเวลาส่งมอบ

แผนภาพ

การกำหนดค่าและการนำ IP core ไปใช้

สัญญาณพอร์ตของ IP core HPS
แผนภาพบล็อกใน GUI: ตั้งค่าผ่านบัส AXI (S_AXI) และแต่ละพอร์ตเชื่อมด้วย GMII มีอินพุตสถานะลิงก์ เอาต์พุตรีเซ็ต PHY และเอาต์พุตตรวจสอบชิปความปลอดภัยที่มา: เอกสารอย่างเป็นทางการของ SoC-e
หน้าจอตั้งค่า GUI ของ Vivado
ตั้งค่าใน GUI ของ Vivado: เพียงกำหนดจำนวนพอร์ต (2 ถึง 32) สัญญาณนาฬิการะบบ และการจัดวางสวิตช์ใน GUI ไม่ต้องแก้ไข RTLที่มา: เอกสารอย่างเป็นทางการของ SoC-e
หน้าจอตั้งค่า QoS
ตั้งค่า QoS ได้ใน GUI เช่นกัน: ตั้งจำนวนคิวลำดับความสำคัญ และวิธีจำแนกลำดับความสำคัญตามพอร์ต PCP, DSCP หรือ EtherType ได้บนหน้าจอที่มา: เอกสารอย่างเป็นทางการของ SoC-e
สเปกตามเอกสารข้อมูล

สเปกทางเทคนิคโดยละเอียด

สเปกโดยละเอียดอ้างอิงเอกสารข้อมูลอย่างเป็นทางการของ SoC-e (SocTek IP Cores / HPS) รหัสสั่งซื้อ: S-3111

อินเทอร์เฟซการสื่อสาร

  • ผสาน MAC 10M/100M/1000M รองรับอินเทอร์เฟซ PHY ได้ทุกแบบ เช่น MII, RMII, GMII และ RGMII
  • รองรับ SGMII / QSGMII (เชื่อมกับ IP core AMD LogiCORE SGMII / QSGMII ผ่าน GMII ภายใน)
  • อินเทอร์เฟซ AXI-Stream (ข้อมูล 8 บิต @ 125 MHz, 10/100/1000 Mbps)

การสำรอง — HSR/PRP (IEC 62439-3 Ed.4.0)

  • โหมดการทำงาน HSR (เปลี่ยนได้ขณะทำงาน): Mode H (ส่งต่อแท็ก HSR แบบมาตรฐาน), Mode M (ส่งต่อแบบผสม), Mode N (ไม่ส่งต่อ), Mode T (ส่งต่อแบบโปร่งใส), Mode U (ส่งต่อแบบยูนิแคสต์) และ Mode R (สำหรับเชื่อมบริดจ์ RSTP)
  • โหมดการทำงาน PRP: Duplicate Discard (มาตรฐาน) และ Duplicate Accept (สำหรับทดสอบ)
  • โหมดการทำงาน RedBox: สามโหมดคือ HSR-SAN, HSR-PRP และ HSR-HSR
  • ตารางโหนดพร็อกซีสำรองและตารางทิ้งเฟรมซ้ำ (ตั้งขนาดได้ทั้งคู่)
  • ระหว่างพอร์ตวงแหวนการส่งต่อแบบ cut-throughจึงให้ความหน่วงต่ำมากโดยไม่ขึ้นกับขนาดเฟรม

การซิงโครไนซ์เวลา

  • IEEE 1588 (PTPv2) Stateless Transparent Clock (SLTC) — รองรับ Layer 2 และ P2P
  • การทำงานเป็นนาฬิกาลูกข่าย IEEE 1588 Hybrid Clock (HC) — เอาต์พุต PPS ไทม์สแตมป์เหตุการณ์ (สูงสุด 4 ช่องพร้อมกัน) และการตรวจจับการแจ้งเตือน (สูงสุด 4 ชนิดพร้อมกัน)
  • เอาต์พุต IRIG-B แบบมาสเตอร์ (ตาม IRIG 200-04, มอดูเลชัน DCLS, ส่วนขยาย IEEE 1344, มีตัวควบคุม DAC ที่เข้ากันได้กับ SPI/QSPI/MICROWIRE ในตัว)

การจัดการทราฟฟิกและ QoS

  • การกรองเฟรมขาเข้าตามพอร์ตด้วย MAC ปลายทางหรือ EtherType
  • ตัวกรอง MAC แบบกำหนดเอง: MAC ปลายทางสูงสุด 16 รายการ และ MAC ต้นทางสูงสุด 10 รายการ
  • รองรับเฟรมมาตรฐาน (1518 ไบต์) และจัมโบ้เฟรม (สูงสุด 9 kB)
  • QoS: คิวลำดับความสำคัญสูงสุด 8 คิวต่อพอร์ต จำแนกและแมปใหม่ตาม PCP (802.1p), DSCP TOS หรือ EtherType
  • การจำกัดอัตราขาเข้าตามพอร์ต และการจัดคิวแบบ strict priority

การจัดการและสิ่งที่ส่งมอบ

  • สถิติ MAC และการสวิตช์แยกตามพอร์ต พร้อม I2C master (สำหรับกำหนดค่า EEPROM ภายนอก)
  • สิ่งที่ส่งมอบ: RTL ที่เข้ารหัสหรือซอร์สโค้ด ไดรเวอร์ API สำหรับตั้งค่าและสแตกซอฟต์แวร์ พร้อมชุดเอกสารครบ
  • ตัวเลือกเสริม: Networking Testbench Suite (NTS) และแบบตัวอย่างสำหรับ AMD Vivado
  • มี GUI สำหรับ AMD Vivado Design Suite และมีรุ่นประเมินผล (เข้ารหัส มีกำหนดเวลา)

การประเมินบนอุปกรณ์จริง

  • ในรูปโมดูลประเมินผลที่เขียน IP core นี้ไว้แล้วSMARTmpsoc Brick SMARTzynq Brick ก็ใช้งานได้
  • คุณตรวจสอบการทำงานของ HSR/PRP บนอุปกรณ์จริงได้ก่อนนำไปใส่ใน FPGA ของคุณ

ผลิตภัณฑ์ที่เกี่ยวข้องในตระกูล IP core SocTek ของ SoC-e (เครือข่าย)

รุ่นอื่นในผลิตภัณฑ์สายเดียวกัน เลือกได้ตามขนาดลอจิก จำนวน I/O และช่วงอุณหภูมิ

ค้นหาตามตระกูล FPGAค้นหาตามการใช้งาน

สอบถามเกี่ยวกับ HPS — HSR/PRP Switch

HPS — HSR/PRP Switch จำหน่ายในญี่ปุ่นโดย Positive ONE Group ตัวแทนจำหน่ายแบบเพิ่มมูลค่า (VAR) ของ SoC-e จากสเปน ความพร้อมจำหน่าย จำนวน และราคา เราจะตรวจสอบกับผู้ผลิตก่อนแจ้งกลับ

เนื่องจากราคาเปลี่ยนแปลงตามการกำหนดค่าและจำนวน เราจึงไม่แสดงราคาและสต๊อกบนเว็บไซต์ขอใบเสนอราคาเฉพาะราย